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publication number 2xws-n_to_ws-p_an revision 01e issue date october 3, 2006 1. introduction migrating from the S71WS512N to the monolithic s71ws512p is a simple process; however, the user should be aware of a few differences between these two parts. these differences are the result of the S71WS512N using two s29ws256n die in series while the s71ws512p uses a single s29ws512p configuration. this application note describes these differences in detail so users currently using the S71WS512N configuration can plan ahe ad and include the necessary software to ensure a smooth migration to the s71ws512p. both software and hardware considerations are covered. table 1.1 shows a comparison of the key features between the two flash device cores. S71WS512N to s71ws512p migrating from the s71w s512n to the s71ws512p application note by daisuke nakata table 1.1 comparison of key features futures s29ws256n s29ws512p technology mirrorbit ? mirrorbit ? process rule 110 nm 90 nm v cc 1.70 v to 1.95 v 1.70 v to 1.95 v v io (v ccq )=v cc =v cc max density 256 mb 512 mb configuration register cr0-cr15 cr0.0 - cr0.15, cr1.0 - cr1.15 sector architecture 16 k-words small sector 64 k-words large sector 16 k-words small sector 64 k-words large sector bank architecture 16 bank structure 16 bank structure bank size 2 mb 4mb boot option top / bottom / dual top / bottom / dual common flash interface (cfi) yes yes simultaneous read/write yes yes asynchronous read mode yes yes page mode read yes yes page size 4-words 8-words synchronous (burst) read mode yes yes burst frequency 54 mhz / 66 mhz / 80 mhz 54 mhz / 66 mhz / 80 mhz / 108 mhz burst length 8 / 16 / 32 continuous 8 / 16 / 32 continuous single word / write buffer program yes yes write buffer size 32-words 32-words program suspend / program resume yes yes sector erase / chip erase yes yes erase suspend / erase resume yes yes unlock bypass / fast mode yes yes accelerated program / chip erase yes yes sector protection hardware: wp# software: asp hardware: wp# software: asp secured silicon area 128-words factory locked 128-words customer lockable 128-words factory locked 128-words customer lockable
2 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note 2. performance characteristics the 90 nm mirrorbit ? technology, on which the s29ws512p is ba sed, allows performance improvements over the s29ws256n, which is based on 110 nm mirrorbit technology. table 2.1 shows the performance comparison between the two devices. note: under worst case conditions of 90c. v cc = 1.70 v. 100,000 cycles. 3. electrical specification changes i/o descriptions - package and pin layout there are also a few hardware changes required fo r the migration. since the entire s29ws512p is addressed with a single chip select, address line a24 has to be connected. note that some systems may require a pull down resistor on a24. the two block diagrams in figure 3.1 illustrate these changes. figure 3.1 block diagrams note: pull down resistor may be required for some systems. table 2.1 performance comparison access time s29ws256n s29ws512p read access time vcc=1.70 v to 1.95 v cl=30pf max. async. access (t acc )80ns80ns max. async. page access (t pac c )20ns 20ns max. sync. burst access (t bacc )9ns 7ns single word programming time ty p 4 0 s 30 s max (see note) 400 s 150 s total 32-words buffer programming time typ 300 s 192 s max (see note) 3000 s 960 s effective word programming time ty p 9 . 4 s 6s max (see note) 94 s 30 s sector erase time ty p 150 ms: 16 k-words 600 ms: 64 k-words 150 ms: 16 k-words 600 ms: 64 k-words max (see note) 2000 ms: 16 k-words 3500 ms: 64 k-words 1750 ms: 16 k-words 3000 ms: 64 k-words a0-a22 ws512p flash memory 128mb cellularram memory a0-a22 clk avd# f-ce# f-oe# f-rst# f-acc f-wp# f-we# a0-a22 clk avd# ce# oe# reset# acc wp# we# dq0-dq15 vss vcc vccq rdy dq0-dq15 vss f-vcc vccq rdy/wait dq0-dq15 vcc vccq vss r-vcc r-ce# r-lb# r-ub# r-cre clk avd# ce# oe# lb# ub# we# cre a23 a24 (note) a23 a24 (note) r-oe# r-we# wait# v id v cc rdy psram flash 1 dq15 to dq0 flash-only address shared address f1-ce# acc r-ub# r-ce2 r-cre r-vcc v cc v ccq f-vcc 22 clk clk wp# oe# we# f-rst# avd# ce# acc wp# oe# we# reset# avd# rdy v ss v ssq dq15 to dq0 16 i/o15 to i/o0 16 r-ce1# ce# we# oe# ub# r-lb# lb# 22 f2-ce# clk avd# flash 2 wait# cre# s71ws-n s71ws-p
october 3, 2006 2xws-n_to_ws-p_an_01e S71WS512N to s71ws512p 3 application note v cc and v ccq ramp on the ws512p, v cc and v ccq (v io ) must ramp up simultaneously. this restriction is not required on the S71WS512N. regarding v cc ramp rates, the ws512p places no restriction on v cc ; (some earlier revisions of the ws256n required the ramp rate to be great er than 1 v/100 s, or a reset pulse would have to be issued. table 3.1 shows parameters that have been changed in the s29ws512p. 4. basic architectural changes 4.1 sector architecture both the s29ws256n and the s29ws512p feature sectors of the same size, that is, 128 kb sectors and the smaller 32 kb (boot) sectors. however, the S71WS512N co ntains a total of 16 small flash sectors, while the s71ws512p contains only 8 small flash sectors. figure 4.1 illustrates this. figure 4.1 flash sector architecture of the s71ws256n and s71ws512p table 3.1 v cc / reset# / ce# timing parameter comparison parameter description s29ws256n s29ws512p t vcs v cc setup time 1ms 30s t rph reset# low to ce# low n/a 10 s s71ws256n 32kb 32kb 32kb 32kb 32kb 254 128kb sectors 32kb 32kb 32kb 32kb 32kb 32kb 32kb 254 128kb sectors 32kb 32kb 32 k b 32kb 32kb 32kb 32kb 32kb 510 128kb sectors 32kb 32kb 32kb 32kb s71ws512p
4 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note when designing software compatible with both devices, users must account for the 8 additional boot sectors in the s71ws256n, situated logicall y in the middle of the sector map. 4.2 bank architecture the flash core of the S71WS512N consists of a total of 32 banks, each of which is 2 mb. the flash core of the s71ws512p contains a total of 16 banks, each of which is 4 mb. this variation may be important to consider in cases where the simultaneous read/write feature of the devices is being used to ensure that the proper bank boundaries are accounted for in both cases. 4.3 chip select since the S71WS512N employs two chip selects (one chip select addresses one 32 mb region), it is possible to configure the address range to be non-contiguous fo r the two 32 mb regions. however, the s71ws512p is a monolithic device that can be addre ssed with only one chip select and has a contiguous address range. if the S71WS512N is configured with an address gap after t he first 32 mb, users must ensure that the software can also handle a contiguous address range in the s71ws512p. 4.4 burst configuration register the S71WS512N has two conf iguration registers (see table 4.1 ) of the same type (one in each die) that need to be configured individually for proper operation of the device. the s71ws512p has two different types of configuration registers. the s71ws512p has an additional configuration register (see table 4.2 ) in which two bit fields are used. cr1.0 is used to provide additio nal programmable wait states. in addition, cr 0.6, can be used to select zero hold mode. finally, the configurat ion registers must be programmed in order (cr0 first and then cr1) or programming will be ignored. table 4.1 s29ws256n configuration register cr bit function settings cr 15 set device read mode 0: burst read mode 1: asynchronous read mode cr 14 reserved 0: all others 1: s29ws256n at 6 or 7 wait settings 2nd 3rd 4th 5th 6th 7th initial data is valid on the 2nd (3rd, 4th...9th) rising clk edge after addresses are latched. cr 13 programmable wait state 000011 cr 12 0 0 1 1 0 0 cr 11 0 1 0 1 0 1 cr 10 rdy polarity 0: rdy signal active low 1: rdy signal active high (default) cr 9 reserved 1: default cr 8 rdy 0: rdy active 1-clock cycle before data 1: rdy active with data cr 7 reserved 1: default cr 6 reserved 1: default cr 5 reserved 0: default cr 4 reserved 0: default cr 3 burst wrap around 0: no wrap around burst 1: wrap around burst (default) continuous (default) 8-word linear burst 16-word linear burst 32-word linear burst cr 2 burst length 0001 cr 1 0110 cr 0 0010
october 3, 2006 2xws-n_to_ws-p_an_01e S71WS512N to s71ws512p 5 application note table 4.2 s29ws512p configuration register cr bit function settings cr 0.15 set device read mode 0: burst read mode 1: asynchronous read mode cr 0.14 reserved 0: reserved 1: reserved (default) 2nd3rd4th5th6th7th8th9th initial data is valid on the 2nd (3rd, 4th...9th) rising clk edge after addresses are latched. cr 1.0 programmable wait state 00000011 cr 0.13 00001100 cr 0.12 00110000 cr 0.11 01010101 cr 0.10 rdy polarity 0: rdy signal active low 1: rdy signal active high (default) cr 0.9 reserved 1: default cr 0.8 rdy 0: rdy active 1-clock cycle before data 1: rdy active with data cr 0.7 reserved 1: default cr 0.6 mode of operation 0: zero hold mode 1: legacy mode (default) cr 0.5 data rate 0: default cr 0.4 rdy function 0: default cr 0.3 burst wrap around 0: no wrap around burst 1: wrap around burst (default) continuous (default) 8-word linear burst 16-word linear burst 32-word linear burst cr 0.2 burst length 0001 cr 0.1 0110 cr 0.0 0010 cr 1.15 reserved 1: default cr 1.14 reserved 1: default cr 1.13 reserved 1: default cr 1.12 reserved 1: default cr 1.11 reserved 1: default cr 1.10 reserved 1: default cr 1.9 reserved 1: default cr 1.8 reserved 1: default cr 1.7 reserved 1: default cr 1.6 reserved 1: default cr 1.5 reserved 1: default cr 1.3 reserved 1: default cr 1.2 reserved 1: default cr 1.1 reserved 1: default
6 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note figure 4.2 shows an example of how to set the configurat ion register for 80 mhz 8-burst with wrap read (7- wait), rdy active- h 1 cycle prior. figure 4.2 example configuration register settings 4.5 page mode read both devices are capable of page mode reads, which pr ovides random read access speed for locations within a page. table 4.4 shows the page size comparison differences between the S71WS512N and the s71ws512p. table 4.3 configuration register access command comparison command cycles bus cycles first second third fourth fifth sixth addr data addr data addr data addr data addr data addr data s29ws256n set configuration register 4 555 aa 2aa 55 555 d0 x00 cr read configuration register 4 555 aa 2aa 55 555 c6 x00 cr s29ws512p set configuration register 5 555 aa 2aa 55 555 d0 x00 cr0 x01 cr1 read configuration register 4 555 aa 2aa 55 555 c6 x0 or x1 cr0 or cr1 cycle operation byte address word address data cycle operation byte address word address data :ulw h %$$$$k %$k $$k :ulw h %$$$$k %$k $$k :ulw h %$k %$$$k k :ulw h %$k %$$$k k :ulw h %$$$$k %$k 'k :ulw h %$$$$k %$k 'k :ulw h %$ %$k &5 )&$k :ulw h %$ %$k &5 )&$k :u l w h %$ k %$ k &5 ))((k 6 6 : 6 1 6 : 6 3 & 5 % l w w 9 d o o x h h + h [ [ 9 d d o x h h &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 ) & $ & 5 % l w 9 d o x h + h [ 9 d o x h &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 $ & ) & 5 % l w w 9 d o o x h h + h [ [ 9 d d o x h h &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 &5 ) ) ( (
october 3, 2006 2xws-n_to_ws-p_an_01e S71WS512N to s71ws512p 7 application note note: supports 8-word cache fill. 4.6 autoselect device id for ease of identification, the two devices have separate device id codes (see table 4.5 ). the device id can be retrieved using the autoselect command sequence. 4.7 write buffer programming the s71ws512p limits the user to loading addresses starting from the minimum address in a sequential order when using write buffer programming, while the s71ws256n is a little more flexible, allowing addresses to be loaded non-sequentially. 4.8 cfi since these two devices differ in performance, device geometry and other features, some entries in their corresponding cfi tables are different. those entries th at are different in the two devices are listed in table 4.6 . 4.9 summary while the majority of the command set and features re levant to software remain consistent between the S71WS512N and s71ws512p, users shoul d consider the differences outlin ed in this application note to ensure a smooth migration path witho ut the need to change software. table 4.4 page size comparison description s71ws256n s71ws512p page size 4-word 8-word (see note) table 4.5 device id comparison description autoselect address read data (S71WS512N) read data (s71ws512p) device id, word 1 (ba) + 01h 227eh 227eh device id, word 2 (ba) + 0eh 2230h 223dh - single ce device id, word 3 (ba) + 0fh 2200h 2200h table 4.6 cfi comparison address description 0x1fh typical timeout per single byte/word write 0x23h max timeout for byte/word write 0x24h max timeout for buffer write 0x27h device size 0x31h - 0x34h erase block region 2 information 0x45h silicon technology 0x4a simultaneous operation; number of sectors in all banks except boot bank 0x4c page mode type 0x4f top/bottom boot sector flag 0x52h secured silicon sector (customer otp area) size 0x58-0x67 region information for all banks ? sectors in each bank
8 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note 5. appendix 1 this section details parameter comparison s between the s29ws256n and the s29ws512p. table 5.1 absolute maximum ratings s29ws256n s29ws512p parameter max parameter max storage temperature plastic packages -65c to +150c storage temperature plastic packages -65c to +150c ambient temperature with power applied -65c to +125c ambient temperature with power applied -65c to +125c voltage with respect to ground: all inputs and i/os except as noted below -0.5 v to v cc + 0.5 v voltage with respect to ground: all inputs and i/os except as noted below -0.5 v to v cc + 0.5 v v cc -0.5 v to 2.5 v v cc -0.5 v to 2.5 v acc -0.5v to 2.5v acc -0.5v to 2.5v output short circuit current 100 ma output short circuit current 100 ma table 5.2 operating ranges s29ws256n s29ws512p parameter max parameter max ambient temperature (ta) -25c to +85c ambient temperature (ta) -25c to +85c v cc supply voltages +1.70 v to + 1.95 v v cc supply voltages +1.70 v to + 1.95 v
october 3, 2006 2xws-n_to_ws-p_an_01e S71WS512N to s71ws512p 9 application note table 5.3 s29ws256n dc characteristics parameter description note min. typ max unit i li input load circuit +1 a i lo output leakage current +1 a i ccb v cc active burst read current: burst length = 8 54 mhz 27 54 ma 66 mhz 28 60 ma 80 mhz 30 66 ma 108 mhz ? ? ma v cc active burst read current: burst length = 16 54 mhz 28 48 ma 66 mhz 30 54 ma 80 mhz 32 60 ma 108 mhz ? ? ma v cc active burst read current: burst length = continuous 54 mhz 29 42 ma 66 mhz 32 48 ma 80 mhz 34 54 ma 108 mhz ? ? ma v cc active burst read current: burst length = 8 54 mhz 32 36 ma 66 mhz 35 42 ma 80 mhz 38 48 ma 108 mhz ? ? ma i cc1 v cc active asynchronous read current 10 mhz 34 45 ma 5 mhz 17 26 ma 1mhz 4 7 ma i cc2 v cc active write current v acc 15a v cc 24 52.5 ma i cc3 v cc standby current v acc 15a v cc 20 70 a i cc4 v cc reset current 70 250 a i cc5 v cc active current (read while write) 50 60 a i cc6 v cc sleep current 2 70 a i cc7 v cc active page read current 4- words 10 15 ma i acc accelerated program current v acc 620ma v cc 14 20 ma v il input low voltage -0.5 0.4 v v ih input high voltage v cc - 0.4 v cc + 0.4 v v ol output low voltage 0.1 v v oh output high voltage v cc v v hh voltage for accelerated program 8.5 9.5 v v lko low v cc lock-out voltage 1.4 v
10 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note table 5.4 s29ws512p dc characteristics parameter description note min. typ max unit i li input load circuit +1 a i lo output leakage current +1 a i ccb v cc active burst read current: burst length = 8 54 mhz ? ? ? 66 mhz ? ? ? 80 mhz ? ? ? 108 mhz 36 54 ma v cc active burst read current: burst length = 16 54 mhz ? ? ? 66 mhz ? ? ? 80 mhz ? ? ? 108 mhz 32 48 ma v cc active burst read current: burst length = continuous 54 mhz ? ? ? 66 mhz ? ? ? 80 mhz ? ? ? 108 mhz 28 42 ma v cc active burst read current: burst length = 8 54 mhz ? ? ? 66 mhz ? ? ? 80 mhz ? ? ? 108 mhz 24 36 ma i cc1 v cc active asynchronous read current 10 mhz 40 80 ma 5 mhz 20 40 ma 1 mhz 10 20 ma i cc2 v cc active write current v acc 15a v cc 20 40 ma i cc3 v cc standby current v acc 15a v cc 20 40 a i cc4 v cc reset current 30 60 a i cc5 v cc active current (read while write) 40 60 a i cc6 v cc sleep current 5 20 a i cc7 v cc active page read current 4- words 10 15 ma i acc accelerated program current v acc 710ma v cc 15 20 ma v il input low voltage -0.5 0.4 v v ih input high voltage v cc - 0.4 v cc + 0.4 v v ol output low voltage 0.1 v v oh output high voltage v cc - 0.1 v v hh voltage for accelerated program 8.5 9.5 v v lko low v cc lock-out voltage 1.4 v
october 3, 2006 2xws-n_to_ws-p_an_01e S71WS512N to s71ws512p 11 application note 6. ac characteristics table 5.5 dc characteristics comparison dc characteristics s29ws256n s29ws512p ambient temperature -25c to 85c -25c to 85c supply voltage +1.70 v to +1.95 v +1.70 v to +1.95 v v il (input low voltage): v cc = 1.8 v -0.5 v / 0.4 v (typ/max) -0.5 v / 0.4 v (typ/max) v ih (input high voltage): v cc = 1.8 v v cc - 0.4 v / v cc + 0.4 v (typ/max) v cc - 0.4 v / v cc + 0.4 v (typ/max) v ol (output low voltage): i ol = 100 a, v cc = v cc min = v cc 0.1 v (max) 0.1 v (max) v oh (output high voltage): i ol =100 a, v cc = v cc min = v cc v cc (min) v cc - 0.1 v (min) v hh (voltage for accelerated program) 8.5 v - 9.5 v (min/max) 8.5 v - 9.5 v (min/max) v lko (low vcc lock-out voltage) 1.4 v (max) 1.4 v (max) v cc active current v cc =1.70-1.95 v standby 20 ma/70 ma (typ/max) 20 ma/40 ma (typ/max) async. read 54 mhz 17 ma/26 ma (typ/max) 20 ma/40 ma (typ/max) page read 10 ma/15 ma (typ/max) 10 ma/15 ma (typ/max) burst read 8-word max-freq. 80 mhz: 30 ma/66 ma (typ/max) 108 mhz: 36 ma/54 ma (typ/max) burst read 16-word max-freq 80 mhz: 32 ma/60 ma (typ/max) 108 mhz: 32 ma/48 ma (typ/max) prog/erase current 24 ma/52.5 ma (typ/max) 20 ma/40 ma (typ/max) table 6.1 s29ws256n asynchronous read parameter description mode 54 mhz 66 mhz 80 mhz 108 mhz unit t ce access time from ce# low ? max 80 ? ns t acc asynchronous access time ? max 80 ? ns t avdp avd# low time ? min 8 ? ns t aavds address setup time to rising edge of avd# ? min 4 ? ns t aavdh address hold time from rising edge of avd# ? min 7 6 ? ns t oe output enable to output valid ? max 13.5 ? ns t oeh output enable hold time read ? min 0 ? ns toggled and data# polling ?min 10 ? ns t oez output enable to high z ? max 10 ? ns t cas ce# setup time to avd# ? min 0 ? ns t pac c intra page access time ? max ? ns
12 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note table 6.2 s29ws512p asynchronous read parameter description mode 54 mhz 66 mhz 80 mhz 108 mhz unit t ce access time from ce# low zero hold max 83 ns legacy 80 t acc asynchronous access time zero hold max 83 ns legacy 80 t avdp avd# low time ? min 8 8 8 7.5 ns t aavds address setup time to rising edge of avd# zero hold min 4 4 4 3.5 ns legacy min 8 8 8 7.5 ns t aavdh address hold time from rising edge of avd# zero hold min 7 6 6 4 ns legacy min 0 0 0 0 ns t oe output enable to output valid max 6 ns t oeh output enable hold time read min 0 0 0 0 ns toggled and data# polling min 10 10 10 6 ns t oez output enable to high z max 10 10 10 7 ns t cas ce# setup time to avd# min 0 0 0 0 ns t pac c intra page access time max 20 20 20 20 ns table 6.3 s29ws256n synchronous burst read parameter description mode 54 mhz 66 mhz 80 mhz 108 mhz unit t iacc synchronous access time max 80 ? ns t bacc burst access time valid clock to output delay max 13.5 11.2 9 ? ns t acs address setup time to clock min 5 4 ? ns t ach address hold time from clock min 7 6 ? ns t bdh data hold time min 4 3 ? ns t rdy = t cr chip enable to rdy active max 13.5 11.2 9 ? ns t oe output enable to rdy low max 13.5 11.2 ? ns t cez chip enable to high z max 10 ? ns t oez output enable to high z max 10 ? ns t ces ce# setup time to clock min 4 ? ns t racc ready access time from clock max 13.5 11.2 9 ? ns t cas ce# setup time to avd# min 0 ? ns t avc avd# low to clock setup time min 4 ? ns t avd avd# pulse min 8 ? ns
october 3, 2006 2xws-n_to_ws-p_an_01e S71WS512N to s71ws512p 13 application note table 6.4 s29ws512p synchronous burst read parameter description mode 54 mhz 66 mhz 80 mhz 108 mhz unit t iacc synchronous access time legacy max 80 ns zero hold 83 t bacc burst access time valid clock to output delay max 13.5 11.2 9 7 ns t acs address setup time to clock legacy min 5443.5 ns zero hold 6 6 6 6 t ach address hold time from clock legacy min 665 5 ns zero hold 0 0 0 0 t bdh data hold time min 4 3 3 2 ns t rdy = t cr chip enable to rdy active max 7 ns t oe output enable to rdy low max 13.5 11.2 9 7 ns t cez chip enable to high z max 10 10 10 7 ns t oez output enable to high z max 10 10 10 7 ns t ces ce# setup time to clock min 4 4 4 3.5 ns t racc ready access time from clock max 13.5 11.2 9 6 ns t cas ce# setup time to avd# min 0 0 0 0 ns t avc avd# low to clock setup time min 4 4 4 5 ns t avd avd# pulse min 8 8 8 6 ns
14 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note table 6.5 s29ws256n erase / programming performance parameter description 54 mhz 66 mhz 80 mhz 108 mhz unit jedec standard t avav t wc write cycle time min 80 ? ns t avwl t as address setup time synchronous min 5?ns asynchronous 0 ? ns t wlax t ah address hold time synchronous min 9? ns asynchronous 20 ? t avdp avd# low time min 8 ? ns t dvwh t ds data setup time min 45 20 ? ns t whdx t dh data hold time min 0 ? ns t ghwl t ghwl read recovery time before write min 0 ? ns t cas ce# setup time to avd# min 0 ? ns t wheh t ch ce# hold time min 0 ? ns t wlwh t wp write pulse width min 30 ? ns t whwl t wph write pulse width high min 20 ? ns t sr/w latency between read and write operations min 0 ? ns t vid v acc rise and fall time min 500 ? ns t vids v acc setup time (during accelerated programming) min 1 ? s t elwl t cs ce# setup time to we# min 5 ? ns t avsw avd# setup time to we# min 5 ? ns t avhw avd# hold time to we# min 5 ? ns t avsc avd# setup time to clk min 5 ? ns t avhc avd# hold time to clk min 5 ? ns t sea sector erase accept time-out max 50 ? s t esl erase suspend latency max 20 ? s t psl program suspend latency max 20 ? s t asp toggle time during erase within a protected sector typ 0 ? s t psp toggle time during programming within a protected sector ty p 0 ? s t csw clock setup time to we# min 5 ? ns t wep noise pulse margin on we# max 3 ? ns
october 3, 2006 2xws-n_to_ws-p_an_01e S71WS512N to s71ws512p 15 application note table 6.6 s29ws512p erase / programming performance parameter description 54 mhz 66 mhz 80 mhz 108 mhz unit jedec standard t avav t wc write cycle time min 60 ns t avwl t as address setup time synchronous (legacy mode) min 5553.5 ns asynchronous (legacy mode) 2222 synchronous (zero hold mode) 9996 asynchronous (zero hold mode) 6666 t wlax t ah address hold time synchronous (legacy mode) min 7765 ns asynchronous (legacy mode) 7765 synchronous (zero hold mode) 0000 asynchronous (zero hold mode) 0000 t avdp avd# low time min 6 ns t dvwh t ds data setup time min 20 ns t whdx t dh data hold time min 0 ns t ghwl t ghwl read recovery time before write min 0 ns t cas ce# setup time to avd# min 0 ns t wheh t ch ce# hold time min 0 ns t wlwh t wp write pulse width min 25 ns t whwl t wph write pulse width high min 20 ns t sr/w latency between read and write operations min 0 ns t vid v acc rise and fall time min 500 ns t vids v acc setup time (during accelerated programming) min 1 s t elwl t cs ce# setup time to we# min 4 ns t avsw avd# setup time to we# min 4 ns t avhw avd# hold time to we# min 4 ns t avsc avd# setup time to clk legacy mode min 5553 ns zero hold mode 6666 t avhc avd# hold time to clk legacy mode min 5553 ns zero hold mode 0000 t sea sector erase accept time-out min 50 s t esl erase suspend latency min 20 s t psl program suspend latency min 20 s t asp toggle time during erase within a protected sector typ 0 s t psp toggle time during programming within a protected sector typ 0 s t csw clock setup time to we# ? ? ? t wep noise pulse margin on we# max 3 ns
16 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note 7. appendix 2 figure 7.1 latency table for initial wait table 7.1 wait state requirements s29ws256n max frequency s29ws512p wait state requirement wait state requirement 2 0.1 mhz < freq 14 mhz 2 314mhz < freq 27 mhz 3 427mhz < freq 40 mhz 4 540mhz < freq 54 mhz 5 654mhz < freq 67 mhz 6 767mhz < freq 80 mhz 7 ?80mhz < freq 95 mhz 8 ? 95 mhz < freq 108 mhz 9 initial waits start address initial waits start address 0x*0 d0 d1 d2 d3 d4 d5 d6 d7 d8 0x*0 d0 d1 d2 d3 d4 d5 d6 d7 d8 2 0x*1 d1 d2 d3 1ws d4 d5 d6 d7 d8 0x*1 d1 d2 d3 d4 d5 d6 d7 d8 d9 3 0x*2 d2d31ws1wsd4d5d6d7d8 0x*2 d2d3d4d5d6d7d8d9d10 4 0x*3 d3 1ws 1ws 1ws d4 d5 d6 d7 d8 0x*3 d3 d4 d5 d6 d7 d8 d9 d10 d11 5 0x*4 d4 d5 d6 d7 d8 d9 d10 d11 d12 0x*4 d4 d5 d6 d7 d8 d9 d10 d11 d12 6 0x*5 d5d6d71wsd8d9d10d11d12 0x*5 d5d6d7d8d9d10d11d12d13 7 0x*6 d6 d7 1ws 1ws d8 d9 d10 d11 d12 0x*6 d6 d7 d8 d9 d10 d11 d12 d13 d14 0x*7 d7 1ws 1ws 1ws d8 d9 d10 d11 d12 0x*7 d7 d8 d9 d10 d11 d12 d13 d14 d15 0x*0 d0 d1 d2 d3 d4 d5 d6 d7 d8 0x*1 d1 d2 d3 d4 d5 d6 d7 d8 d9 0x*2 d2 d3 d4 d5 d6 d7 d8 d9 d10 address data 0x*3 d3 d4 d5 d6 d7 d8 d9 d10 d11 0x*0 d0 0x*4 d4 d5 d6 d7 d8 d9 d10 d11 d12 0x*1 d1 0x*5 d5 d6 d7 d8 d9 d10 d11 d12 d13 0x*2 d2 0x*6 d6 d7 d8 d9 d10 d11 d12 d13 d14 0x*3 d3 0x*7 d7 1ws d8 d9 d10 d11 d12 d13 d14 0x*4 d4 0x*0 d0 d1 d2 d3 d4 d5 d6 d7 d8 0x*5 d5 0x*1 d1 d2 d3 d4 d5 d6 d7 d8 d9 0x*6 d6 0x*2 d2 d3 d4 d5 d6 d7 d8 d9 d10 0x*7 d7 0x*3 d3 d4 d5 d6 d7 d8 d9 d10 d11 0x*8 d8 0x*4 d4 d5 d6 d7 d8 d9 d10 d11 d12 0x*9 d9 0x*5 d5 d6 d7 d8 d9 d10 d11 d12 d13 0x*a d10 0x*6 d6 d7 1ws d8 d9 d10 d11 d12 d13 0x*b d11 0x*7 d7 1ws 1ws d8 d9 d10 d11 d12 d13 0x*c d12 0x*0 d0d1d2d3d4d5d6d7d8 0x*d d13 0x*1 d1d2d3d4d5d6d7d8d9 0x*e d14 0x*2 d2d3d4d5d6d7d8d9d10 0x*f d15 0x*3 d3d4d5d6d7d8d9d10d11 0x*4 d4 d5 d6 d7 d8 d9 d10 d11 d12 0x*5 d5 d6 d7 1ws d8 d9 d10 d11 d12 0x*6 d6 d7 1ws 1ws d8 d9 d10 d11 d12 0x*7 d7 1ws 1ws 1ws d8 d9 d10 d11 d12 0x*0 d0 d1 d2 d3 d4 d5 d6 d7 d8 0x*1 d1 d2 d3 d4 d5 d6 d7 d8 d9 0x*2 d2 d3 d4 d5 d6 d7 d8 d9 d10 0x*3 d3 d4 d5 d6 d7 d8 d9 d10 d11 0x*4 d4 d5 d6 d7 1ws d8 d9 d10 d11 0x*5 d5 d6 d7 1ws 1ws d8 d9 d10 d11 0x*6 d6 d7 1ws 1ws 1ws d8 d9 d10 d11 0x*7 d7 1ws 1ws 1ws 1ws d8 d9 d10 d11 0x*0 d0 d1 d2 d3 d4 d5 d6 d7 d8 0x*1 d1 d2 d3 d4 d5 d6 d7 d8 d9 0x*2 d2 d3 d4 d5 d6 d7 d8 d9 d10 0x*3 d3 d4 d5 d6 d7 1ws d8 d9 d10 0x*4 d4 d5 d6 d7 1ws 1ws d8 d9 d10 0x*5 d5 d6 d7 1ws 1ws 1ws d8 d9 d10 0x*6 d6 d7 1ws 1ws 1ws 1ws d8 d9 d10 0x*7 d7 1ws 1ws 1ws 1ws 1ws d8 d9 d10 0x*0 d0 d1 d2 d3 d4 d5 d6 d7 d8 0x*1 d1 d2 d3 d4 d5 d6 d7 d8 d9 0x*2 d2 d3 d4 d5 d6 d7 1ws d8 d9 0x*3 d3 d4 d5 d6 d7 1ws 1ws d8 d9 0x*4 d4 d5 d6 d7 1ws 1ws 1ws d8 d9 0x*5 d5 d6 d7 1ws 1ws 1ws 1ws d8 d9 0x*6 d6 d7 1ws 1ws 1ws 1ws 1ws d8 d9 0x*7 d7 1ws 1ws 1ws 1ws 1ws 1ws d8 d9 0x*0 d0 d1 d7 d3 d4 d5 d6 d7 d8 0x*1 d1 d2 d3 d4 d5 d6 d7 1ws d8 0x*2 d2 d3 d4 d5 d6 d7 1ws 1ws d8 0x*3 d3 d4 d5 d6 d7 1ws 1ws 1ws d8 0x*4 d4 d5 d6 d7 1ws 1ws 1ws 1ws d8 0x*5 d5 d6 d7 1ws 1ws 1ws 1ws 1ws d8 0x*6 d6 d7 1ws 1ws 1ws 1ws 1ws 1ws d8 0x*7 d7 1ws 1ws 1ws 1ws 1ws 1ws 1ws d8 2 3 4 s29ws512p s29ws256n 8 9 5 6 7 &/. $9' $ g g g u [ ' d w d 5 ' < $ g g u [ ' d w d 5 ' < $ g g u [ ' d w d 5 ' < ' ' ' ' ' ' ' 6 : 6 1 [ ' ' :6 ' ' ' ' :6 ' ' ' ' : 6 ' ' ' ' : 6 ' ' 6 : 6 3 [ [
october 3, 2006 2xws-n_to_ws-p_an_01e S71WS512N to s71ws512p 17 application note figure 7.2 latency table for 128 words boundary crossing initial waits start address initial waits start address address data 0x78 d120 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 0x78 d120 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 0x0 d0 0x79 d121 d122 d123 1ws d124 d125 d126 d127 d128 d129 d130 d131 0x79 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 d132 0x1 d1 0x7a d122d1231ws 1ws d124d125d126d127d128d129d130d131 0x7a d122d123d124d125d126d127d128d129d130d131d132d133 : : 0x7b d123 1ws 1ws 1ws d124 d125 d126 d127 d128 d129 d130 d131 0x7b d123 d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 0x78 d120 0x7c d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 d135 0x7c d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 d135 0x79 d121 0x7d d125 d126 d127 1ws d128 d129 d130 d131 d132 d133 d134 d135 0x7d d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 d135 d136 0x7a d122 0x7e d126 d127 1ws 1ws d128 d129 d130 d131 d132 d133 d134 d135 0x7e d126 d127 d128 d129 d130 d131 d132 d133 d134 d135 d136 d137 0x7b d123 0x7f d127 1ws 1ws 1ws d128 d129 d130 d131 d132 d133 d134 d135 0x7f d127 d128 d129 d130 d131 d132 d133 d134 d135 d136 d137 d138 0x7c d124 0x78 d120 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 0x78 d120 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 0x7d d125 0x79 d121 d122 d123 1ws d124 d125 d126 d127 d128 d129 d130 d131 0x79 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 d132 0x7e d126 0x7a d122 d123 1ws 1ws d124 d125 d126 d127 d128 d129 d130 d131 0x7a d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 0x7f d127 0x7b d123 1ws 1ws 1ws d124 d125 d126 d127 d128 d129 d130 d131 0x7b d123 d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 0x80 d128 0x7c d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 d135 0x7c d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 d135 0x81 d129 0x7d d125 d126 d127 1ws d128 d129 d130 d131 d132 d133 d134 d135 0x7d d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 d135 d136 0x82 d130 0x7e d126 d127 1ws 1ws d128 d129 d130 d131 d132 d133 d134 d135 0x7e d126 d127 d128 d129 d130 d131 d132 d133 d134 d135 d136 d137 0x83 d131 0x7f d127 1ws 1ws 1ws d128 d129 d130 d131 d132 d133 d134 d135 0x7f d127 1ws d128 d129 d130 d131 d132 d133 d134 d135 d136 d137 0x84 d132 0x78 d120 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 0x78 d120 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 0x85 d133 0x79 d121 d122 d123 1ws d124 d125 d126 d127 d128 d129 d130 d131 0x79 d121 d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 d132 0x86 d134 0x7a d122 d123 1ws 1ws d124 d125 d126 d127 d128 d129 d130 d131 0x7a d122 d123 d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 0x87 d135 0x7b d123 1ws 1ws 1ws d124 d125 d126 d127 d128 d129 d130 d131 0x7b d123 d124 d125 d126 d127 d128 d129 d130 d131 d132 d133 d134 0x88 d136 0x7c d124 d125 d126 d127 d128 d129 d130 d131 d132 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18 S71WS512N to s71ws512p 2xws- n_to_ws-p_an_01e october 3, 2006 application note 8. revision history colophon the products described in this document are designed, developed and manufactured as contemplated for general use, including wit hout limitation, ordinary industrial use, genera l office use, personal use, and household use, but are not designed, developed and m anufactured as contemplated (1) for any use that includes fatal risks or dangers t hat, unless extremely high safety is secured, could have a s erious effect to the public, and could lead directly to death, personal injury, severe physical damage or other loss (i.e., nuclear reaction control in nuclear facility, aircraft flight control, air traffic contro l, mass transport control, medical life support system, missile launch control in we apon system), or (2) for any use where chance of failure is intole rable (i.e., submersible repeater and artifi cial satellite). please note that spansion will not be liable to you and/or any third party for any claims or damages arising in connection with abo ve-mentioned uses of the products. any semic onductor devices have an inherent chance of failure. you must protect agains t injury, damage or loss from such failures by incorporating safety design measures into your facility and equipment such as redundancy, fire protection, and prevention of over-current levels and other abnormal operating conditions. if any products described in this document r epresent goods or technologies s ubject to certain restriction s on export under the foreign exchange and foreign trade law of japan, the us export ad ministration regulations or the applicable laws of any oth er country, the prior authorization by the respective government entity will be required for export of those products. trademarks and notice the contents of this document are subjec t to change without notice. this document ma y contain information on a spansion product under development by spansion. spansion reserves the right to change or discontinue work on any product without notice. the informati on in this document is provided as is without warran ty or guarantee of any kind as to its accuracy, completeness, operability, fitness for particular purpose, merchantability, non-infringement of third-party rights, or any other warranty, express, implied, or statutory. spansion assume s no liability for any damages of any kind arising out of the use of the information in this document. copyright ? 2006 spansion inc. all rights reserved. spansion, t he spansion logo, mirrorbit, orna nd, hd-sim, and combinations th ereof are trademarks of spansion inc. other names are for informational purposes only and may be trademarks of their respective owners. section description revision 01 (october 3, 2006) initial release

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